一种(2,4)正则LDPC码编译码器FPGA实现

摘要：

　　低密度奇偶校验码(Low-Density Parity-Check,LDPC)由Gallager在20世纪60年代初期首次提出,并由Mackay在90年代提出可行的译码算法.LDPC码是除Turbo码之外另一类接近香农限(即信道容量)的编码.在本论文中,构造了一种(2,4)正则LDPC码,分析了其性能.在此基础上,分别设计了该LDPC码编译码器基于FPGA的实现方案.通过QuartusⅡ软件完成了编译码器的时序仿真验证,并在阵列信号处理平台ASP1216上完成了硬件的调试、功能验证和误码性能测试.

关键词： 调制器 信道容量 性能分析 时序仿真 信号处理

作者: Lanqi Zhao, 赵兰奇 Pinyi Ren 任品毅 Qinghe Du 杜清河

作者单位: School of Electronic and Information Engineering, Xi”an Jiaotong University, Xi”an, Shaanxi 710049, 西安交通大学电子与信息工程学院,西安,陕西,710049,中国

会议类型: 国内会议

会议名称: 第十七届全国青年通信学术年会、2012全国物联网与信息安全学术年会

会议地点: 北戴河

会议语种:中文

页码: 373-381

在线出版日期: 2012-07-01（万方平台首次上网日期，不代表论文的发表时间）