基于FPGA的RS(204,188)译码器的设计与实现

摘要：

　　本文介绍了RS(204,188)译码的基本原理以及基于改进的BM迭代算法、pipeline结构的译码所有技术细节,在此基础上,编写了Verilog HDL代码并搭建了验证平台,使用了ISE验证了功能和时序的正确性,给出电路仿真的综合结果,并在Xilinx公司的Spartan3e开发板上下载实现。

关键词： 译码器 功能模块 电路设计 仿真分析

作者: SHA Jun 沙军 HUANG Ling 黄凌

作者单位: College of Information Science and Technology, Nanjing University of Aeronautics and Astronautics, N 南京航空航天大学信息科学与技术学院;南京210016

会议类型: 国内会议

会议名称: 中国电子学会信息论分会2009年研究生学术交流会

会议地点: 三亚

会议语种:中文

页码: 354-357

在线出版日期: 2010-03-01（万方平台首次上网日期，不代表论文的发表时间）