基于FPGA的级联码的译码器的硬件设计

摘要：

本文介绍了基于FPGA的RS(255,223)码级联卷积码(2,1,6)译码器的实现,其中RS码采用改进的BM迭代算法,并给出了伴随式计算,错误位置和错误多项式计算的硬件框图,卷积译码采用基于软判决和回溯法的Viterbi译码器设计,这样在保证速度的情况下最大程度地减少资源占有.

关键词： concatenated code RS code convolutional code FPGA

作者: 周强 叶明

作者单位: 南京航空航天大学信息科学与技术学院,江苏南京 210016

会议类型: 国内会议

会议名称: 中国通信学会第六届学术年会

会议地点: 深圳

会议语种:中文

页码: 204-208

在线出版日期: 2009-11-01（万方平台首次上网日期，不代表论文的发表时间）