L2Cache tag阵列中27位比较器的设计与实现

摘要：

本文设计实现了微处理器目标cache中一种27位比较电路,从设计原理到电路结构都作了较为详细的分析.其中在输入结构中引入了传输管逻辑,使得电路的结构比传统电路大为简化;在输出结构上采用一种新的NN逻辑使得最终延时大为减少.采用标准的0.13μm CMOS工艺实现后,模拟结果显示,从时钟到输出的延时为55.2ps,比传统的采用多米诺逻辑实现的电路延时减少约52％.

关键词： 传输管逻辑 多米诺逻辑 NP逻辑

作者: 井源 林杨 方粮 李少青

作者单位: 国防科技大学计算机学院 长沙 410073

会议类型: 国内会议

会议名称: 第十三届计算机工程与工艺会议(NCCET09’)

会议地点: 西安

会议语种:中文

页码: 209-212

在线出版日期: 2009-08-17（万方平台首次上网日期，不代表论文的发表时间）