加法器溢出处理的优化设计与实现

摘要：

本文提出了一种带溢出处理功能的加法与分支模块的新结构.无须等待特定的溢出判断信号,减少了溢出处理的延时开销,并针对关键路径上控制信号的竞争问题,提出两种解决方案.优化后的设计在0.13μm CMOS工艺中实现,版图后仿真最大延时为590ps,减少了210ps.

关键词： 加法器 溢出检测 溢出处理 控制信号竞争 二选一电路

作者: 刘凯峰 吴虎成 李振涛

作者单位: 国防科技大学计算机学院 长沙 410073

会议类型: 国内会议

会议名称: 第十三届计算机工程与工艺会议(NCCET09’)

会议地点: 西安

会议语种:中文

页码: 361-365

在线出版日期: 2009-08-17（万方平台首次上网日期，不代表论文的发表时间）