一种多码率兼容的高速LDPC译码器的硬件实现
近年来，无线通信和卫星通信与广播系统(例如第二代卫星数字视频广播标准(Dvl3-S2)、全球微波接入互操作性技术(WiMax)等)中经常采用低密度奇偶校验(LDPC)码来保证噪声信道中的可靠传输。LDPC码是一种线性分组码，它在大量数据传输和存储信道中可以获得接近香农限的性能，但是传统的LDPC码由于实现复杂度大等诸多缺陷，无法广泛应用。因此，从实现的角度来说，通常选择具有一定结构特点的LDPC码，非正则重复累积码(IRA)就是其中的一种。本文根据IRA码的特点，构造一种多码率兼容的译码器结构，该结构具有计算复杂度低、译码吞吐量高、占用资源较少等诸多优点，非常便于工程实现，进而可用于LDPC译码器的ASIC设计。
信道编码技术 低密度奇偶校验码 译码器 结构设计
罗常青 陆连伟 高时汉
广州海格通信集团股份有限公司
国内会议
北京
中文
266-271
2012-03-01（万方平台首次上网日期，不代表论文的发表时间）