65 nm工艺大容量2W/8R高速SDP存储器的设计
SDP是为“飞腾一迈创”DSP在65 nm工艺下设计的一个核间数据共享存储器，容量为512×32b，端口数为2w/8R.针对SDP存储器写端口数少的特点，为减小面积，采用了分为4个2w/2R存储体的实现策略.为了提高存储单元的噪声容限，设计了读写端口分离的12管2w/2R存储单元，使得读写操作的噪声容限分别达到了333mV和274.7mV.采用层次式位线技术，提高了读写操作的速度，并降低了功耗.用全定制方法完成了2W/2R存储体的版图设计，并用Encounter完成了SDP存储器的总体集成.版图后的模拟结果显示，SS条件下的最大延时为750ps，tt条件下的功耗为45.2mW@500MHz.
核间数据共享存储器 噪声容限 存储单元 层次式位线技术
徐庆光 温亮 李振涛
国防科学技术大学计算机学院 长沙 410073
国内会议
济南
中文
63-67
2011-11-18（万方平台首次上网日期，不代表论文的发表时间）