DDR3时序分析与设计

摘要：

　　DDR3存储器已经成为目前服务器和计算机系统的主流应用，虽然DDR3采用双参考电压片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性， 但其时序的分析与设计实现仍然比较困难. 针对某自研处理器及服务器主板设计，简要介绍了DDR3源同步信号传输的基本原理，使用时域信号仿真工具， 量化分析了DDR3系统通道中影响时序的主要因素，并对DDR3的写操作时序进行了分析与裕量计算. 仿真结果表明， 信号占空比失真程度随着信号ODT值的改变和同时开关的I/O数目增加恶化了3％～5%， 而串扰引入的时序偏斜可达218ps.

关键词： 存储器 时序分析 信号完整性 信号占空比 主板设计

作者: 李晋文 胡军 曹跃胜 史林森 肖立权

作者单位: 国防科技大学计算机学院, 湖南长沙 410007

会议类型: 国内会议

会议名称: 2011年全国高性能计算学术年会(HPC china2011)

会议地点: 济南

会议语种:中文

页码: 1-5

在线出版日期: 2011-10-26（万方平台首次上网日期，不代表论文的发表时间）