基于存储级并行的同时多线程电压紧急容错技术

摘要：

　　时钟门控技术引起的电流波动以及供电网络上的寄生阻抗效应，共同形成感应噪声(dI/dt)并引起供电电压波动。供电电压波动过大可能引发时延故障并最终影响系统正确运行，这类电压波动被称为电压紧急。相比于单线程处理器，同时多线程处理器随着线程数的增多，其电压紧急呈现频度大和幅度高的特点。本文分析了同时多线程处理器中的电压紧急特性，并结合程序的存储级并行性，提出了一种线程调度策略以避免发生资源拥塞，从而减少电压紧急对系统性能的影响。

关键词： 多线程处理器 存储级并行 感应噪声 容错技术

作者: 胡杏 胡瑜 李晓维

作者单位: 中国科学院计算机系统结构重点实验室,中国科学院计算技术研究所,北京,100190 中国科学院研究生院,北京,100049 中国科学院计算机系统结构重点实验室,中国科学院计算技术研究所,北京,100190

会议类型: 国内会议

会议名称: 第十四届全国容错计算学术会议

会议地点: 北京

会议语种:中文

页码: 1-6

在线出版日期: 2011-07-30（万方平台首次上网日期，不代表论文的发表时间）