采用重配置技术压缩FPGA内BRAM的测试时间
FPGA内BRAM的测试是目前测试领域研究的重点．利用FPGA本身可以部分重配置的特点，改进BIST结构可以缩短测试时间降低测试成本．全部澍试只需要一次完整配置和两次重配置即可完成.测试电路采用成熟的March算法以保证测试覆盖率达到较高的水平，同时，测试电路中还加入了正确输出预计算模块，以避免故障屏蔽现象的发生．该方法已在Xilinx公司的Virtex4系列FPGA上实现．
FPGA测试 重配置技术 测试时间
李智韬 冯建华 罗宏伟
北京大学微电子学系SOC测试中心 北京 100871 电子元器件可靠性物理及其应用技术国家级科技重点实验室 广州 510610
国内会议
合肥
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357-360
2010-07-24（万方平台首次上网日期，不代表论文的发表时间）