2Gbps高速LDPC译码器的FPGA设计与实现

摘要：

本文基于Altera公司的FPGA开发平台,设计和实现了一种高速LDPC译码器。采用QC-LDPC码,码长为8320,码率为7/8,其性能与CCSDS标准LDPC码字(码长8176,码率7/8)相当.LDPC译码采用行列联合的迭代译码算法,理论上是传统迭代译码算法收敛速度的2倍。通过双帧并行译码的方式,进一步提高了译码速率。经实测验证,高速译码器吞吐速率实际可以达到2Gbps。

关键词： LDPC译码器 迭代译码 行列联合译码 现场可编程门阵列

作者: 杨帅 丁宏 董明科 陈江 罗武

作者单位: 北京大学信息科学技术学院,北京,100871

会议类型: 国内会议

会议名称: 2010国防空天信息技术前沿论坛

会议地点: 西安

会议语种:中文

页码: 1-5

在线出版日期: 2010-10-23（万方平台首次上网日期，不代表论文的发表时间）