高速并行准循环LDPC编码器算法及实现

摘要：

本文针对准循环LDPC（low-density parity check）码的编码问题提出了一种高速并行结构。通常LDPC 码不适于设计高并行度高吞吐率的编码器。我们利用准循环LDPC 码的构造特性，采用分块并行运算的结构进行编码。同时，在每个循环块内也采用八路并行编码，进一步提高处理速率。在Stratix II FPGA上，该编码器可以达到1Gbps 以上的数据处理速率。

关键词： 准循环LDPC码 并行算法 现场可编程门阵列

作者: 杨知行 张国敬 王俊婷 张彧

作者单位: 清华大学微波与数字通信技术国家重点实验室,北京 100084

会议类型: 国内会议

会议名称: 第二十三届全国空间探测学术交流会

会议地点: 厦门

会议语种:中文

页码: 1-5

在线出版日期: 2010-10-01（万方平台首次上网日期，不代表论文的发表时间）