基于时延和信号扇出数的时序优化装箱算法

摘要：

随着FPGA规模的不断增加，其实现电路的功能越米越复杂，电路中连接关系复杂的多扇出信号成为影响电路时序性能的主要因素。本文为了优化电路的时序性能，在装箱算法中既考虑BLE与BLE之间的连线延时，又考虑电路中信号的扇出数影响。将信号的扇出数作为关键路径代价函数的自变量因子进行处理。实验结果表明：本文的装箱算法与TVPACK算法相比，使关键路径的信弓数半均降低了11％，关键路径CLB数目平均降低了9％，关键路径的延时平均降低了12％，对有些电路关键路径的延时优化可高达33％。

关键词： 时序装箱算法 信号扇出 关键路径延时

作者: 崔秀海 杨海钢 郝亚男 路宝珠 张茉莉

作者单位: 中国科学院电子学研究所可编程芯片与系统研究室，北京，100190 中国科学院电子学研究所可编程芯片与系统研究室，北京，100190 中国科学院研究生院，北京 100039

会议类型: 国内会议

会议名称: 中国电子学会电路与系统学会第二十二届年会

会议地点: 上海

会议语种:中文

页码: 382-389

在线出版日期: 2010-10-01（万方平台首次上网日期，不代表论文的发表时间）