基于改进的布斯算法FPGA嵌入式18×18乘法器

摘要：

本文设计了一款嵌入到FPGA的乘法器,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化。

关键词： 集成电路 乘法运算器 芯片设计 布斯算法

作者: 王鲁豫 杨志明 黄国辉 曾波

作者单位: 电子科技大学电子薄膜与集成器件国家重点实验室,成都 610054 四川成都华微电子系统有限公司,成都 610041

会议类型: 国内会议

会议名称: 四川省电子学会2009年学术年会

会议地点: 成都

会议语种:中文

页码: 187-188

在线出版日期: 2009-09-24（万方平台首次上网日期，不代表论文的发表时间）