ASIC后端设计中复杂时钟域的解决办法

摘要：

在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。

关键词： 后端设计 复杂时钟域 时钟结构 ASIC设计

作者: 朱炯

作者单位: 电子科技大学 200720303016

会议类型: 国内会议

会议名称: 2009四川省电子学会半导体与集成技术专委会学术年会

会议地点: 成都

会议语种:中文

页码: 78-82

在线出版日期: 2009-11-28（万方平台首次上网日期，不代表论文的发表时间）