基于部分重叠片段的并行测试封装设计

摘要：

为了降低SOC的测试成本，本文设计了一种并行测试封装结构。该结构在考虑测试数据中存在的部分重叠测试片段的基础上，在封装扫描链中插入多路选择器，能够有效缩短封装扫描链长度，以此来进一步测试功耗和测试时间。实验结果表明，该结构能够大幅度降低测试时间和测试功耗。

关键词： 测试片段 并行测试封装 SOC测试 部分重叠片段 测试功耗

作者: 俞洋 彭喜元

作者单位: 哈尔滨工业大学自动化测试与控制系,哈尔滨 150001

会议类型: 国内会议

会议名称: 2009中国仪器仪表与测控技术大会

会议地点: 哈尔滨

会议语种:中文

页码: 676-680

在线出版日期: 2009-07-23（万方平台首次上网日期，不代表论文的发表时间）