基于FPGA的多通道时间间隔计数器设计
文章介绍了一种基于数字内插技术的高精度、多通道时间间隔计数器设计.此计数器采用了”差分延迟链”结构的数字内插器,减少了量化误差.此计数器设计在Xilinx ISE 7.1i环境下完成程序编制,并以Spartan 3 XC3S1500 FPGA芯片为载体,上述的所有功能单元集成于其上,仅需少量外围部件,并与处理单元相结合即可实现高精度的时间间隔测量。
现场可编程门阵列 时间数字变换 时间间隔测量 数字内插器 差分延迟链
王文利 赵爱萍 王丹妮
国家授时中心,陕西临渣,710600
国内会议
桂林
中文
634-638
2009-11-01(万方平台首次上网日期,不代表论文的发表时间)