基于数字可驯钟中伪码产生器的FPGA设计
针利用伪随机码良好的自相关特性,将两路伪码进行相关得到相关值,通过对相关值的计算得到高分辨率的相位差信息.因此,伪随机码可以用于时延的高精度测量。本文在数字可驯钟系统的鉴相器设计中,利用伪码的自相关特性来测量时延,得到了较好的测量结果,并给出了伪码产生器的FPGA实现.
伪随机码 鉴相器 数字可驯钟 现场可编程门阵列 时延测量
郭伟 华宇 向渝 董道鹏
中国科学院国家授时中心,西安,710600;中国科学院研究生院,北京,100039 中国科学院国家授时中心,西安,710600
国内会议
桂林
中文
642-645
2009-11-01(万方平台首次上网日期,不代表论文的发表时间)