一种资源优化的多码率LDPC译码器的设计与实现

摘要：

通过对LDPC译码器的核心运算单元水平运算器(HPU)进行较为详细的分析，并根据它的运算特点进行一系列的优化工作，设计出了一种适合分级流水线实现和多码率复用的新型HPU，并将其应用在适用于DTMB标准的多码率LDPC译码器中。硬件实现结果表明，该多码率LDPC译码器比传统方案的LDPC译码器在同样的译码速率下所需寄存器资源节省46”％”，ALUTs(ALTERAFPGA的逻辑资源基本单元)资源节省22”％”，因此，它能较好地实现降低硬件资源占用的目的，是一种较好的多码率LDPC译码器的实现结构。

关键词： 低密度奇偶校验码 多码率译码器 DTMB标准 资源优化 多码率复用

作者: 洪钦智 王军 雷伟龙

作者单位: 清华大学数字电视技术研究中心,清华大学微波与数字通信技术国家重点实验室,清华信息科学与技术国家实验室,北京 100084

会议类型: 国内会议

会议名称: 2009海峡两岸三地无线电科技研讨会暨博士生学术会议

会议地点: 天津

会议语种:中文

页码: 1-9

在线出版日期: 2009-08-23（万方平台首次上网日期，不代表论文的发表时间）