SATA2.0链路层8b/10b编解码模块的设计与实现

摘要：

文章在研究SATA2.0协议和8b/10b编码理论的基础上，介绍了8b/10b编解码方案在SATA2.0协议上的应用，提出了一种新的RD(running disparity)控制设计方法。采用查表结合逻辑控制的方法在FPGA上设计实现了SATA2.0链路层高速8b/10b编解码模块。结合Xilinx元件库进行了综合后仿真和布局布线后时序仿真，并在xilinx XC5VLX50T FPGA上验证了该设计的可行性。

关键词： 逻辑控制 链路层 编解码模块 时序仿真

作者: 索艳滨 李广军

作者单位: 电子科技大学通信与信息工程学院 成都 610054

会议类型: 国内会议

会议名称: 第七届中国通信集成电路技术与应用研讨会

会议地点: 上海

会议语种:中文

页码: 95-101

在线出版日期: 2009-07-15（万方平台首次上网日期，不代表论文的发表时间）