基于0.35um SiGe工艺的高速低功耗乘法器IP核

摘要：

基于改进的Booth编码方案，设计了一种16位高速低功耗并行乘法器。乘法器采用传输门逻辑和Wallace树型压缩结构，采取全定制方式设计。它支持16×16有符号数乘法，在3.3V，0.35μmSiGe工艺下，用nanosim工具做版图后仿真，最长路径延时小于4ns，比Design ware库下的对应的乘法器快18％，平均功耗(100 MHz)为5.57mW，芯片核心面积仅为0.25mm2。

关键词： Booth编码 乘法器 传输门逻辑 IP核 压缩结构 全定制设计

作者: 杨荣喜 钟洪声 高腾飞

作者单位: 电子科技大学电子工程学院 成都 610054

会议类型: 国内会议

会议名称: 2006年全国信息、电子与控制技术学术会议(IECT”2006)

会议地点: 成都

会议语种:中文

页码: 150-153

在线出版日期: 2006-09-28（万方平台首次上网日期，不代表论文的发表时间）