并行Turbo码的FPGA实现

摘要：

本文在讨论解决并行读写存储器问题方法的基础上，介绍了在现场可编程门阵列(FPGA)平台上实现一种基于帧分裂和篱笆图归零处理的并行Turbo编译码的具体方案，使得译码吞吐量提高到原来的N倍。论文实现的并行Turbo编译码器能在时钟频率为33MHz，并行子译码器数为4，迭代5次和帧长为1024时编译码数据吞吐量为6.6M b/s，译码时延为155us。

关键词： 现场可编程门阵列 并行Turbo码 编译码器 多端口存储器 时钟频率

作者: 徐勋光

作者单位: 西南交通大学信息科学与技术学院 四川 成都 610031

会议类型: 国内会议

会议名称: 2006年全国信息、电子与控制技术学术会议(IECT”2006)

会议地点: 成都

会议语种:中文

页码: 241-244

在线出版日期: 2006-09-28（万方平台首次上网日期，不代表论文的发表时间）