视频解码器中多路并行输出的硬件实现

摘要：

本文提出了一种支持AVS和H.264/AVC两种标准的解码器中多路并行输出的DF(Display Fceder)硬件结构，这种结构采用多路并行帧缓存和三级片上缓存的方法，使得片外存储器数据带宽减少25％且数据读取速率提高将近三倍，FPGA验证表明本设计下的解码器可以实现对30Hz总图像尺寸不超过1920×1080的多路图像实时解码和输出.

关键词： 视频解码器 硬件结构 多路并行输出 多路并行帧缓存 片上缓存

作者: 陈溶波 刘肃 尹晓丽

作者单位: 兰州大学物理科学与技术学院，甘肃，兰州，730000

会议类型: 国内会议

会议名称: 2009年系统仿真技术及其应用学术会议(CCSSTA”2009)

会议地点: 合肥

会议语种:中文

页码: 681-684

在线出版日期: 2009-08-01（万方平台首次上网日期，不代表论文的发表时间）