规则(3,6)LDPC码译码器的FPGA实现

摘要：

低密度奇偶校验码(LDPC码)是一种优秀的线性分组奇偶校验码，LDPC码有距离Shannon容量限仅0.0045dB的性能，本文基于软判决译码规则，采用完全并行的解码结构，使用Verilog硬件描述语言，在Xilinx公司的FPGA(Virtex-2xev1000)上实现了码率为1/2帧长为20bit的规则(3，6)LDPC码的译码器，最大传输速率可以达到20Mbps，这对LDPC码的实际应用具有重要的推动作用。

关键词： LDPC码 低密度奇偶校验码 分组奇偶校验码 译码器 校验检点 因子图 FPGA

作者: 李智明 王琳 范雷 肖曼

作者单位: 厦门大学通信工程系

会议类型: 国内会议

会议名称: 厦门市科学技术协会第四届青年学术年会

会议地点: 北京

会议语种:中文

页码: 166-170

在线出版日期: 2004-12-25（万方平台首次上网日期，不代表论文的发表时间）