针对部分并行LDPC译码器的优化设计

摘要：

针对低密度奇偶校验码(LDPC)部分并行译码器占用资源多的问题，提出从译码算法操作流程和存储器结构两个方面进行优化。用流水线操作代替并行操作，将同时读写逻辑优化为读写分离逻辑，节省一半计算过程中存储器的数量;采用基于先入先出(FIFO)的缓冲器，用单口随机存取内存(RAM)代替双口RAM，减少缓存中间变量存储器的数量。实验结果表明，本文的优化译码器在译码性能基本不下降的前提下，总计节省存储单元30％，是一种更易于在FPGA器件上实现的译码器。

关键词： 流水线操作 现场可编程门阵列 低密度奇偶校验码 并行译码器 译码算法

作者: 张嘉教 罗喜伶 黄智刚

作者单位: 北京航空航天大学电子信息工程学院,北京 100083

会议类型: 国内会议

会议名称: 第十三届全国青年通信学术会议

会议地点: 山东烟台

会议语种:中文

页码: 1253-1256

在线出版日期: 2008-10-31（万方平台首次上网日期，不代表论文的发表时间）