基于CPU/FPGA 混合架构的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,本文提出了一个该架构上的硬件线程方法,并设计了该架构上的硬件线程执行机制,以硬件线程的方式使用可重构资源。同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中运算量较大的部分由FPGA上的硬件线程执行,而控制部分交给CPU上的软件线程执行。Simics仿真软件被用来模拟了一个软硬件混合的实验平台,软硬件多线程改造后的DES,MD5SUM和归并排序算法的测试 结果表明,平均执行性能加速比达到了2.30,充分发挥了CPU/FPGA混合架构的计算性能。
CPU架构 多线程加速 可重构计算 芯片设计
陈天洲 严力科 胡威 马吉军
浙江大学计算机科学与技术学院 杭州 310027 tzchen@zju.edu.cn 浙江大学计算机科学与技术学院 杭州 310027 tzchen@zju.edu.cn 浙江大学计算机科学与技术学院 杭州 310027 tzchen@zju.edu.cn
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2008-10-30(万方平台首次上网日期,不代表论文的发表时间)