降低SOC芯片测试成本的有效方法

摘要：

通过测试成本模型分析,芯片的测试时间是影响测试成本的重要因素之一,并行测试是降低测试成本的最有效的方法,但是在实际应用中若从测试机硬件结构和软件编程入手,也可以减少测试时间,降低测试成本.

关键词： 测试成本 测试时间 并行测试 程序优化 芯片测试 片上系统

作者: 吉国凡 王惠

作者单位: 北京华大泰思特半导体检测技术有限公司,中国 北京 100088

会议类型: 国内会议

会议名称: 第五届中国测试学术会议

会议地点: 苏州

会议语种:中文

页码: 429-431

在线出版日期: 2008-05-21（万方平台首次上网日期，不代表论文的发表时间）