H.264/AVC解码端帧内预测器的硬件设计与实现

摘要：

本文根据H.264/AVC标准中帧内预测的特点,分析了帧内预测的所有预测模式，提出了一种适合的帧内预测硬件电路结构,有效地减少了电路面积,并提高了解码的性能。该帧内预测硬件电路,使用Verilog HDL硬件描述语言编写代码,同时进行了仿真和验证,并在0.18μmCMOS工艺库下进行踪合,最高频率能够达到142MHz。

关键词： 图像编码 帧内预测 程序语言 解码器设计

作者: 胡林锋 于映

作者单位: 福州大学物理与信息工程学院电子系,福州 350002

会议类型: 国内会议

会议名称: 2008年(第十届)中国科协年会

会议地点: 郑州

会议语种:中文

页码: 2-6

在线出版日期: 2008-09-17（万方平台首次上网日期，不代表论文的发表时间）