基于FPGA的数字锁相环设计

摘要：

本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

关键词： 数字锁相环 FPGA 位同步 Verilog语言 模块设计

作者: 李洪刚 刘广武

作者单位: 中国航天科工集团第三研究院8357所,天津 300141

会议类型: 国内会议

会议名称: 第七届全国信号与信息处理联合会议暨首届全国省(市)级图象图形学会联合年会

会议地点: 兰州

会议语种:中文

页码: 137-140

在线出版日期: 2008-07-20（万方平台首次上网日期，不代表论文的发表时间）