TPC码译码器硬件仿真的优化设计

摘要：

本文介绍了一种TPC码迭代译码器的硬件设计方案，基于软判决译码规则，采用完全并行的规整的译码结构，使用VHDL硬件描述语言，实现了码率为1/2的(8，4)两维乘积码迭代译码器，并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况，并提出了优化设计方案，和传统的硬件仿真方法相比大大提高了仿真效率。该译码器的仿真结果证明了该方案有很大的实用性和灵活性。

关键词： TPC码译码器 软判决译码 迭代译码器 VHDL FPGA 硬件仿真

作者: 郭丽 蒋卓勤

作者单位: 西安通信学院,西安 710106

会议类型: 国内会议

会议名称: 中国电子学会第十三届青年学术年会

会议地点: 无锡

会议语种:中文

页码: 273-277

在线出版日期: 2007-10-01（万方平台首次上网日期，不代表论文的发表时间）