一种乘积码译码器设计方案的研究

摘要：

本论文介绍了一种乘积码迭代译码器的硬件设计方案。基于软判决译码规则，使用VHDL硬件描述语言，提出了基于Modelsim6.0a仿真平台的两维乘积码的EDA实现方法，给出了仿真波形，迭代次数为四次时最大译码速率可达到50Mbit/s，并通过了在Xilinx公司的FPGA芯片XC2S200上的综合验证实验。该译码器的功能仿真和硬件实现都证明了这种方案的可行性和正确性。

关键词： 乘积码译码器 软判决译码 迭代译码 VHDL硬件描述语言 FPGA芯片 EDA

作者: 郭丽 蒋卓勤 张新卫

作者单位: 西安通信学院,西安 710106

会议类型: 国内会议

会议名称: 中国电子学会第十三届青年学术年会

会议地点: 无锡

会议语种:中文

页码: 269-272

在线出版日期: 2007-10-01（万方平台首次上网日期，不代表论文的发表时间）