基于FPGA的SERDES接口设计与实现
SERDES作为一种串行接口正在逐步代替传统并行接口而成为高速接口技术的主流。详细讨论了采用VERILOG语言并结合FPGA来实现高速串行接口SERDES，不但在数据中增加了CRC校验位，有利于传输中随机错误的检测，而且还增加了时钟比特，有效地克服了源同步设计中数据和时钟的偏斜。SERDES接口的使用有效地提高系统传输带宽，同时也显著地降低了PCB布线难度。实验表明8通道数据位宽8bit的SERDES接口数据传输速率可以达到737.28Mbit/s，并且具有很好的带宽扩展和抗干扰性。
串行接口 现场可编程门阵列 高速接口 并行接口 源同步 同步设计
李优杏 周先敏 吕军红
电子科技大学,成都,610054 西南交通大学
国内会议
南京
中文
11-14
2008-02-01（万方平台首次上网日期，不代表论文的发表时间）