DTMB标准中LDPC码的译码实现

摘要：

提出了一种准循环低密度校验码的部分并行译码结构,按照该结构设计的译码器可兼容多种码率的准循环低密度校验码,同时适用于规则码和非规则码,因此只需设计1个译码器就可完成不同码率的准循环低密度校验码的译码。在Altera公司的StratixII-EP2S90器件上实现了DTMB标准中3种准循环低密度校验码的译码器。FPGA实现结果表明,与传统的译码方案相比,该译码方案可节省大约45％的逻辑单元。

关键词： 奇偶校验码 最小和算法 部分并行结构 译码器 逻辑单元

作者: 何庆涛 周正 葛建华

作者单位: 西安电子科技大学综合业务网理论及关键技术国家重点实验室,陕西西安 710071

会议类型: 国内会议

会议名称: 第九届全国消费电子技术年会暨数字电视研讨会

会议地点: 云南丽江

会议语种:中文

页码: 71-75

在线出版日期: 2007-11-13（万方平台首次上网日期，不代表论文的发表时间）