逻辑锁定和时序约束在高速数据采集电路中的应用

摘要：

基于Altera FPGA的LogicLock(逻辑锁定)设计方法提高了复杂系统设计时的效率，在设计整合时，能更好的继承各个模块的实现结果；AssignmentEditor(约束编辑器)提供了指导QuartusⅡ对设计进行时序收敛的一种手段。本文介绍了如何利用这两种设计方法对数字存储示波器中高速数据存储电路性能进行优化。

关键词： 高速数据采集电路 逻辑锁定 时序约束 约束编辑器 数字存储示波器

作者: 王志莹 王子斌

作者单位: 电子科技大学自动化工程学院，四川 成都，610054

会议类型: 国内会议

会议名称: 四川省电子学会电子测量与仪器专业委员会第十三届学术年会

会议地点: 四川康定

会议语种:中文

页码: 26-31

在线出版日期: 2007-09-10（万方平台首次上网日期，不代表论文的发表时间）