基于FPGA的精简3DES加/解密系统的研究

摘要：

给出了一个基于FPGA的精简3DES加解/密系统。该3DES加解/密系统以精简硬件结构为目标,与传统的以吞吐率为目标的流水线模式3DES加/解密系统相比,具有消耗硬件资源小,性价比突出的优点。同时该系统利用FPGA的片上存储器模块,在S盒的设计上采用可重构技术,使整个系统具有了更高的安全性与可靠性。该精简3DES加/解密芯片可广泛应用于终端设备。

关键词： 加解密系统 3DES算法 FPGA 片上存储器

作者: 杨军 郭跃东 唐宗磊 宋克俭

作者单位: 云南大学信息学院 昆明 650091

会议类型: 国内会议

会议名称: 2007年首届仪表、自动化与先进集成技术大会

会议地点: 重庆·云南丽江

会议语种:中文

页码: 528-531

在线出版日期: 2007-12-07（万方平台首次上网日期，不代表论文的发表时间）