高性能锁相环的抖动分析与低噪声设计

摘要：

电荷泵型锁相环是高速集成电路中时钟合成逻辑的核心部件,随着集成工艺的发展和工作频率的提升,噪声严重影响了锁相环和时钟电路的稳定性、加大了时钟的”抖动”(jitter).本文研究了影响锁相环工作的主要噪声源并提出了相应的改善措施,经投片测试表明,达到了较好的效果.

关键词： 锁相环 噪声源 时钟抖动 低噪声设计 高速集成电路 时钟合成逻辑

作者: 吴宏 陈吉华

作者单位: 国防科技大学计算机学院 长沙 410073

会议类型: 国内会议

会议名称: 第十届计算机工程与工艺全国学术年会

会议地点: 桂林

会议语种:中文

页码: 217-218,235

在线出版日期: 2006-08-01（万方平台首次上网日期，不代表论文的发表时间）