基于FPGA的并行高速采样结构中的时钟电路设计

摘要：

局部放电的在线监测可以保证电力系统的可靠稳定运行。本文在对局部放电信号采集技术需求进行分析的基础上，设计了基于FPGA的200MS/s并行AD采样方案，研究了高速采样涉及的关键技术——高速高精度时钟合成技术，并利用可编程芯片技术设计了相应的解决方案，并对设计得到的硬件电路进行了调试。

关键词： 电力网络 网络监测 局部放电 信号采样 时钟合成

作者: 彭发东 李沛准 郭亮 闫力 陈玉 成永红

作者单位: 西安交通大学电力设备电气绝缘国家重点实验室，陕西，西安，710049

会议类型: 国内会议

会议名称: 第一届电器装备及其智能化学术会议

会议地点: 西安

会议语种:中文

页码: 514-520

在线出版日期: 2007-08-01（万方平台首次上网日期，不代表论文的发表时间）