5.11基于扫描链的SOC可测试性设计

摘要：

可测试性设计(DFT:Design for Testability)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。本文介绍了可测试性设计的基本概念,以及基于扫描链的可测试性设计的原理及流程。

关键词： 可测试性 SOC设计 集成电路 芯片测试

作者: 赵斌 常青

作者单位: 北京航空航天大学,电子信息工程学院,北京,100083

会议类型: 国内会议

会议名称: 全国第十一届信号与信息处理、第五届DSP应用技术联合学术会议

会议地点: 南昌

会议语种:中文

页码: 149-153

在线出版日期: 2007-10-21（万方平台首次上网日期，不代表论文的发表时间）