一种用于高速流水线ADC的时钟管理器

摘要：

本文设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50％占空比稳定电路和无交叠时钟电路构成。该电路用0.35um BiCMOS工艺条件下cadence spectre仿真,由测量结果可知,时钟管理器可以实现70MHz-300MHz有效输出.在250MHz典型频率下测得峰值抖动为16ps,占空比为50％,功耗为47mW.仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC.

关键词： 延迟锁相环 无交叠时钟 时钟管理

作者: 周小康 王继安 庞世甫 李威 龚敏

作者单位: 微电子技术四川省重点实验室,四川大学物理科学与技术学院,成都,610064 电子科技大学微电子与固体电子学院,成都,610054

会议类型: 国内会议

会议名称: 四川省电子学会半导体与集成技术专委会2006年度学术年会

会议地点: 成都

会议语种:中文

页码: 164-168

在线出版日期: 2006-12-01（万方平台首次上网日期，不代表论文的发表时间）