可占空比调整及倍频的全数字延迟锁定环的设计

摘要：

本文介绍了一种全数字控制实现的延迟锁定环DLL电路,该电路具有实现简单,无累积相位差,对工艺和噪声不敏感等一系列优点。DLL可以提供零传输时延时钟并且提供高级的时钟域控制.使用DLL可以用来实现多种电路并简化系统级设计.文中分析了DLL的结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频的电路。

关键词： 延迟锁定环 锁定窗 时钟倍频 数字控制

作者: 向志华 何弢 黄国辉 侯伶俐

作者单位: 电子科技大学,微电子与固体电子学院VLSI中心,成都,610054 成都华微电子系统有限公司,成都,610041

会议类型: 国内会议

会议名称: 四川省电子学会半导体与集成技术专委会第二届学术年会

会议地点: 成都

会议语种:中文

页码: 257-260

在线出版日期: 2007-11-24（万方平台首次上网日期，不代表论文的发表时间）