适于H.264/AVC视频解码器的VLD研究与设计

摘要：

本文提出并设计了一种适合H.264/AVC变字长解码器,在尽量减少时钟消耗的和硬件开销的前提下,根据码流特点进行模块划分,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.采用Verilog HDL设计,通过在QuartusⅡ6.1FPGA开发软件下仿真分析表明在120MHz时钟时可以满足10M/S码率下H.264标准中Level3.0的性能要求。

关键词： H.264/AVC标准 视频解码器 变长编码 变长解码器 模块划分 熵编码码流

作者: 郭志惠 陈颖莹 杨兵

作者单位: 北方工业大学信息工程学院,北京,100041

会议类型: 国内会议

会议名称: 第一届中国高校通信类院系学术研讨会

会议地点: 扬州

会议语种:中文

页码: 476-480

在线出版日期: 2007-07-27（万方平台首次上网日期，不代表论文的发表时间）