基于FPGA高速Viterbi译码器设计

摘要：

本文对Viterbi译码算法进行了简介,提出了一种(2,1,7)卷积码的Viterbi译码器的FPGA实现方案。该译码器基于软判决设计,采用全并行结构的加比选模块和寄存器交换法,提高了译码速率,可达100 Mbps。

关键词： 卷积码 Viterbi译码 FPGA 译码器 软判决

作者: 丁杨 石玉 华涛

作者单位: 电子科技大学电子薄膜与集成器件国家重点实验室,四川,成都,610054

会议类型: 国内会议

会议名称: 第十二届全国青年通信学术会议

会议地点: 北京

会议语种:中文

页码: 1642-1646

在线出版日期: 2007-08-10（万方平台首次上网日期，不代表论文的发表时间）