基于VHDL的TPC码迭代译码器的设计

摘要：

本论文介绍了一种TPC码迭代译码器的硬件设计方案。基于软判决译码规则,采用完全并行的规整的译码结构,使用VHDL硬件描述语言,在XILINX公司的FPGA产品Sparten-Ⅱ系列的xc2s300上实现了码率为1/2的(8,4)两维乘积码迭代译码器,迭代次数为四次时最大译码速率可达到50Mbit/s.该译码器的功能仿真证明了这种方案的可行性和正确性。

关键词： 乘积码 软判决译码 外信息 迭代译码 VHDL FPGA

作者: 郭丽 蒋卓勤

作者单位: 西安通信学院,陕西,西安,710106

会议类型: 国内会议

会议名称: 第十二届全国青年通信学术会议

会议地点: 北京

会议语种:中文

页码: 1107-1111

在线出版日期: 2007-08-10（万方平台首次上网日期，不代表论文的发表时间）