基于FPGA的高效多通道HDLC控制器设计与实现
在单通道高级数据链控制协议(HDLC)控制器设计的基础上,提出了基于现场可编程门阵列(FPGA)的高效多通道HDLC控制器的设计与实现。研究了传统HDLC控制器需要结合上层软件进行链路状态判断和处理的特点,设计了一种能够自动回应和处理链路异常状态的逻辑控制器,采用全硬件实现方法且独立于上层网络,提高了单通道HDLC控制器的处理效率；HDLC通道数的增加将引起中断请求的频繁出现,针对中断频繁而导致的中央处理器(CPU)任务繁重、处理能力下降的问题,设计了一种基于优先级轮循策略的中断控制器,将多通道的中断请求在FPGA内部处理,提高了多通道HDLC控制器的整体数据处理能力。最后通过实验对本文的设计和传统的设计进行了比较,计算得到单通道和多通道的数据传输性能分别提升了8.8％与12.5％。
HDLC控制器 逻辑控制 中断控制 FPGA 可编程门阵列
张嘉毅 罗喜伶 张军
北京航空航天大学,电子信息工程学院,100083
国内会议
北京
中文
398-403
2007-08-10（万方平台首次上网日期，不代表论文的发表时间）