集成电路测试压缩方法研究

摘要：

随着集成电路设计和加工技术的飞速发展，测试问题已经成为VLSI设计中费用最高、难度最大的一个环节.测试压缩方法在如何减少测试时间、减少海量测试数据和降低测试复杂程度等方面成为测试技术中的一个重要研究方向.本文研究了集成电路测试压缩的一般方法，并介绍了一个在ASIC中嵌入内建自测试的实例，软件仿真表明了测试压缩实施的重要性和特征分析的有效性.

关键词： 集成电路 测试压缩 自动测试 寄存器

作者: 徐卫林

作者单位: 桂林电子科技大学,信息与通信学院,广西桂林,541004

会议类型: 国内会议

会议名称: 2007年电工理论与新技术学术年会

会议地点: 湖南张家界

会议语种:中文

页码: 75-77

在线出版日期: 2007-08-11（万方平台首次上网日期，不代表论文的发表时间）