1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计

摘要：

采用CSM 0.35μm CMOS工艺,设计了低电压高速1:4分接器.分接器采用半时钟树型结构,由1个高速1:2分接器和2个低速1:2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm.

关键词： 分接器 低电压 CMOS 动态负载

作者: 邱玲 冯军

作者单位: 东南大学,射频与光电集成电路研究所,南京,210096

会议类型: 国内会议

会议名称: 2006上海电子互联技术及材料国际论坛

会议地点: 上海

会议语种:中文

页码: 24-27

在线出版日期: 2006-11-17（万方平台首次上网日期，不代表论文的发表时间）