基于FPGA的DDS算法的优化

摘要：

本文在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.

关键词： 现场可编程门阵列 直接数字频率合成器 相位累加器 时钟频率

作者: 李晓芳 常春波 高文华

作者单位: 太原科技大学,太原,030024

会议类型: 国内会议

会议名称: 中国仪器仪表学会第八届青年学术会议

会议地点: 大连

会议语种:中文

页码: 896-898

在线出版日期: 2006-07-28（万方平台首次上网日期，不代表论文的发表时间）