低测试成本、低测试功耗的SOC芯核包装方法

摘要：

SOC测试中,需要对芯核设计包装电路,传统的串行包装方法增加了芯核的测试时间和测试功耗.研究表明,由于测试向量中存在着大量不确定位,所以测试向量中,有很多相邻扫描切片是可以重叠的.文章将提出一种并行包装方法,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试时间和测试功耗.为了进一步减少测试时间,文章还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,应用并行包装方法和测试向量切片划分及赋值算法,针对ITC 2002 基准SOC集中d695,能够取得2X 的测试时间减少和20X 的测试功耗减少.

关键词： SOC测试 芯核包装电路 不确定位 扫描切片

作者: 韩银和 Anshuman Chandra 李华伟 李晓维

作者单位: 中国科学院计算技术研究所信息网络室,北京,100080;中国科学院研究生院,北京,100039 Synopsis Inc.,Mountain View,CA 94043 中国科学院计算技术研究所信息网络室,北京,100080

会议类型: 国内会议

会议名称: 中国科学院计算技术研究所第八届计算机科学与技术研究生学术讨论会

会议地点: 大连

会议语种:中文

页码: 1-7

在线出版日期: 2004-07-01（万方平台首次上网日期，不代表论文的发表时间）