一种遵循IEEE 1149.1标准的可测试性设计结构

摘要：

可测试性设计(DFT,Design-For-Test)是芯片设计的重要环节,它大大地节省了芯片测试的开销.然而,可测试性设计本身就是修改原始设计,插入各种可测试性设计的逻辑,其本身却要增加开销.这些开销包括芯片面积、管脚、性能的开销,以及为设计和控制这些DFT逻辑的开销.IEEE 1149.1(也称JTAG)是支持芯片边界扫描的国际标准,提供了统一的测试访问端口.如今,它已成为芯片必不可少的一种”开销”.本文通过定制JTAG逻辑,以求用最少的开销,最简单而且灵活的设计来管理各种各样的DFT逻辑.

关键词： 可测试性设计(DFT) IEEE 1149.1(JTAG)标准

作者: 尹志刚 李华伟 李晓维

作者单位: 中国科学院,计算技术研究所,北京,100080

会议类型: 国内会议

会议名称: 中国科学院计算技术研究所第七届计算机科学与技术研究生学术讨论会

会议地点: 四川广元

会议语种:中文

页码: 179-185

在线出版日期: 2002-07-13（万方平台首次上网日期，不代表论文的发表时间）