大约束度Viterbi译码器的低功耗设计

摘要：

针对大约束长度Viterbi译码器硬件复杂,功耗大的问题,进行了RTL级的低功耗设计降低其动态功耗,使用并行ACS设计、门控时钟以及原位运算等方法,有效地减少大约束度Viterbi译码器的硬件复杂度,降低了整个系统的功耗.并在FPGA的验证平台上对设计进行了验证.

关键词： Viterbi译码器 低功耗设计 约束长度 寄存器传输级 FPGA 并行ACS设计 原位运算

作者: 周骅 刘桥

作者单位: 贵州大学计算机科学与工程学院,贵州,贵阳,550025

会议类型: 国内会议

会议名称: 2006年西南三省一市自动化与仪器仪表学术年会

会议地点: 贵阳

会议语种:中文

页码: 43-46

在线出版日期: 2006-08-01（万方平台首次上网日期，不代表论文的发表时间）